萨尔图空调维修培训学校

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萨尔图空调维修培训班文章内容：

这里要提醒题主一下，跨行的话很有可能是做不了设计的，不过做芯片验证，测试等职位是有可能的。

这里简单说一下学习的规划。（小白一枚，如果有说错的还请大家多多指点）相关知识多且复杂，题主看完在做是否要跨行的决定，没有一定的技术积累与经验是很难打得过科班出身的人。

首先要明确自己的方向，因为设计流程很多，大家需要注意无论是自己维修还是专业的人士上门维修都要掌握这些安全知识，保障自己的健康与安全哦，大多数情况下一个人只能做好自己负责的部分，对其他部分则不是很了解。

芯片设计的话有数字方向和模拟方向。对模拟不是特别熟悉，所以就重点说一下数字方向。

数字IC设计又分为前后端两部分。

这里将会引用 @Forever snow 的一篇回答https://zhuanlan.zhihu.com/p/24476011

以下是部分原文:

首先前端流程示意图:

1.算法或硬件架构设计与分析目的：完成芯片中数字部分的高层次算法或架构的分析与建模，为硬件提供一个正确的软件功能模型，更为重要的是，通过大量的高层次仿真和调试，为RTL实现提供总体性的设计指导。数字部分越复杂，这一点越重要。工具：MATLAB、C++、C、System C、System Verilog等。

不同类型的芯片都不同的选择，如数字信号处理类芯片，偏好MATLAB。特点：

这部分工作至关重要，基本上奠定了整个芯片的性能和功耗的基础。

这部分工作主要由具有通信、信号处理、计算机、软件专业背景的工程师完成，也有很多微电子专业背景的工程师参与。

（这部分的工作显然不是随随便便能干的，类似于架构师，对工程师有着极高的要求）

2. RTL实现目的：依据第一步的结果，完成由高层次描述到Verilog HDL实现的过程。工具：Vim、Emac（二者不分前后顺序哦）特点：

这一步能明显区别中训练有素的工程师和初学者。前者在写代码的过程中，空调维修应注意事项，第一，要分工明确，具有极强的大局观，能够在书写Verilog HDL、描述逻辑功能的同时，还能够兼顾逻辑综合、STA、P&R、DFX、功耗分析等多方面因素，最终提供一份另其他环节的工程师都赏心悦目的代码。初学者则处处留地雷，一不小心就引爆。

3.Coding Style Check目的：排除RTL代码中Clock Domain Cross、Lint等问题。工具：Syglass、LEDA、0inCDC目前大部分芯片中的数字部分基本上都采用局部同步和全局异步的设计策略，因此，在设计中需要小心注意跨时钟域的数据同步问题。

4.功能验证

目的：在无延迟的理想情况在，通过大量的仿真，发现电路设计过程中的人为或者非人为引起的bug。主要指标是功能覆盖率。工具：Modelsim、VCS、NC-Verilog语言：C++、C、System C、System Verilog，基于UVM的方法学等。主要是System Verilog，一般哪个方便用哪个。特点：

验证工程师近年来已经成为IC设计中需求量最大的岗位。

这个阶段会占用大量的时间，数以月计

5.逻辑综合目的：将RTL代码映射为与工艺库相关的网表。工具：DesignCompiler、RTL Compiler。DesignCompiler在市场中占有垄断性地位，科龙空调好吗，1、外形时尚，科龙空调在进入现在这个公司之后，外形构造都是由名师指点，摒弃了老套的外形，以有效节能、时髦靓丽的外观重新和用户们见面，并且添入海信变频科技，更加富有优势，几乎成为逻辑综合的标准。特点：

从芯片生产的角度来看，在该步骤之前，所有的工作都可近似看做一个虚拟性的，与现实无关。而从逻辑综合起，后续所有的工作都将与工艺的物理特性、电特性等息息相关。逻辑综合工具的功能主要是将VerilogHDL格式的文本映射为网表格式的文本，因此，空调清洗若发现有油渍，则说明有制冷剂漏出，应及时予以处理，以免长时间泄漏造成制冷剂的量不足，而影响空调器的制冷(热)效果，甚至造成压缩机损坏，它的功能等同于文本编译器。那么转换的方式有很多种，工具如何选取呢？逻辑综合过程中，整个文本格式的编译过程是在给定的人为约束条件下进行的，通过这些约束和设定的目标来指导工具完成Compiler的工作。所以，逻辑综合过程可以看成一个多目标（频率、面积、功耗）多约束的工程优化问题。

该步骤中，通常会插入DFT、clock gating等。

该步骤中通常加入Memory、各种IP等。为了在各种工艺库以及FPGA原型验证平台之间有一个更方便的移植，注意适当处理这些Memory、IP等的接口。该步骤中也可加入I/O、PLL等。

输入文件：

RTL代码：由ASIC design engineers团队提供；交接前，4、小心引发火灾，不要用插入或拔出电源插头的方式来启动或停止空调机，必须保证在第3步的check中没有任何问题；工艺库（.db）：由晶圆厂提供；约束（SDC）：由逻辑综合工程师和ASIC design engineers共同商定。输出文件：

网表：包含了RTL中的所有的逻辑信息，除此以外，可能还会有DFT、clock gating、I/O等；网表主要用于P&R等流程；标准延迟文件SDF：主要包含了网表中所有器件的延迟信息，用于时序仿真；通常情况下，在仿真过程中会使用由PT报出的sdf，因为PT会结合后端工具，生成延迟更为精确的sdf文件。Project文件：.ddc；各种报告：timing report、area report、constrain report、clock report、violation report等等，以及工具的log文件。6.静态时序分析目的：相对动态仿真的类穷举式验证方法而言，从静态分析的角度，保证设计中所有的路径，满足内部时序单元对建立时间和保持时间的要求。即无论起点是什么，信号都可以被及时地传递到该路径的终点，并且在电路正常工作所必需的时间段内保持恒定。工具：PrimeTime、Tempus。PrimeTime在市场中占有垄断性地位，几乎成为STA的标准。

特点：

从逻辑综合开始，基本上每做一步大的调整，都会完成一次STA分析，以保证每步都能实现时序收敛。鉴于该特性非常重要，PrimeTime成为了Signoff的重要工具。所用到的SDC同逻辑综合；通常设计中会存在大量的违例路径，STA要修大量的setup、hold等，如何修这些违例，可以体现工作经验的重要性。此外，如果是前端修timing违例，一般会修的很快，但是会带来一个重大的问题，代码被前端修改后是否存在新的bug，还需重新仿真确认，仿真会消耗掉数以月计的时间，所以除非万不得已，不会找前端修timing。7.一致性验证目的：RTL代码和逻辑综合后的网表都可以抽象为两幅由节点和边构成的图，一致性验证阶段采用了类似于直接比较两幅图是否一致的方法，来确定逻辑综合生成的网表是否正确。工具：Formality、Conformal输入文件：RTL代码、netlist（逻辑综合输出）、约束输出文件：match（两张图节点是否一致）和verify（计算得出两张图功能是否一致）的报告。8.时序仿真同功能仿真，2.变频空调通常只有2～3只启动电容，空量在480～2000uf之间，如电容击穿，断路，或参数变化，电源回路，会产生流等故障，从而损坏某些元件，使压缩机无法正常启动，只是将RTL代码替换为网表，然后需要加载SDF文件和工艺库模型。该步骤的目的在于，在延迟等近似实际工作的条件下，观察功能是否还能保持正确。

假装这是一个分界线

数字后端流程

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